| Artículos | 01 ABR 1998

Las nuevas memorias RAM

Tags: Histórico
A. Martí, J.V. Busquets y A. Pont.

Los avances tecnológicos y estructurales proporcionan al usuario de ordenadores personales nuevos equipos más potentes y económicos . Sin embargo, la velocidad con la que aparecen estos avances y la rapidez con que quedan obsoletos, hace casi imposible al usuario encontrar información acerca de estas nuevas tecnologías, su funcionamiento, su implicación en el sistema y las mejoras que realmente aportan . Este artículo pretende recopilar y analizar las mejoras aparecidas en uno de los subsistemas más importantes del ordenador, y que mas innovaciones, aparentemente, sufre: el subsistema de memoria .

Caché Nivel 1

El caché de nivel 1 ( Level 1 ) es una memoria incluida dentro del chip microprocesador, formando parte de él, con el objetivo de acelerar al máximo la transferencia entre el microprocesador y la memoria . Con esta arquitectura se consigue que el tiempo de acceso se reduzca a un ciclo de reloj del procesador . También, con el objetivo de aumentar la tasa de aciertos, podemos encontrar que la memoria de nivel 1 se encuentra dividida en dos memorias, una para datos, y otra para código .

El caché de nivel 1 está formado por memoria estática ( SRAM ) . Las características más importantes de este tipo de memoria son; su bajo tiempo de acceso y su alto coste . Este último factor impide que éstas memorias se utilicen en todos los tipos de y su uso se limite a la memoria caché, disponiendo los ordenadores de un tamaño reducido, si se compara con la memoria principal .

En una de las tablas adjuntas se puede ver la cantidad de memoria caché de nivel 1 incluida en algunos de los principales procesadores comerciales .

Caché de nivel 2

Para este nivel se utilizan también memorias SRAM, pero su tamaño es superior al de las memorias de nivel 1 . La tendencia actual es, con los mismos objetivos que en el nivel 1, incluir estas memorias dentro del chip microprocesador, aunque no forman parte del mismo, sino que se encuentran dentro del mismo encapsulado, conectadas al microprocesador mediante un bus propio . Sin embargo, su tamaño puede hacen inviable su inclusión dentro del mismo encapsulado . En estos casos, la caché de nivel 2 suele estar conectada al bus de memoria o sistema .

En las memorias hay dos características temporales importantes . El tiempo de acceso, que es el tiempo que se tarda en realizar una escritura o una lectura, y el tiempo de ciclo, que es el tiempo que pasa desde que se inicia un acceso hasta que se puede iniciar el siguiente . El tiempo de ciclo suele ser ligeramente superior al tiempo de acceso, pero los dos están relacionados .

Tradicionalmente se ha dado mayor importancia al tiempo de acceso, pero la dinámica de las memorias cachés, con accesos en ráfagas, ha dado mayor importancia al tiempo de ciclo . Esto ha propiciado la aparición de mejoras estructurales en las memorias, que pretenden mejorar el tiempo de lectura o escritura de un bloque de datos, y no de un dato individual, sin modificar la estructura de almacenamiento de la memoria, consiguiendo así un aumento de prestaciones en un caso particular, y muy frecuente, sin elevar excesivamente el precio . A continuación se presentan tres técnicas que se utilizan en los chips de memoria caché actuales .

SRAM Síncrona: Las memorias SRAM síncronas están gobernadas por una señal de reloj, de forma que todas las operaciones suceden -inician o acaban- desde la misma referencia . Esto no aporta mejores prestaciones, pero sí simplifica enormemente el diseño de sistemas de altas prestaciones, ya que una única señal ( el reloj del sistema ) gobierna todos los dispositivos involucrados . La ventaja de estas memorias viene proporcionada por lo que podríamos llamar su funcionamiento automático, guiado por la señal de reloj, por lo que no es necesario ocuparse de generar las señales de control, aunque la mayoría de memorias disponen de ellas .

SRAM Burst: Las memorias de tipo burst ( ráfaga ) incluyen un circuito contador que permite generar a la propia memoria la dirección a que debe acceder, consiguiendo de esta forma accesos en ráfagas . El funcionamiento es el siguiente: el microprocesador proporciona una dirección de memoria . Esta dirección debe propagarse por el bus hasta la memoria, decodificarse y acceder a la posición correspondiente . Si se ha indicado que se trata de un ciclo de lectura burst, la memoria, una vez ha obtenido el primer dato, incrementa la dirección y vuelve a acceder . De esta forma se evita el tiempo de propagación de las señales por el bus y el tiempo de decodificación de la dirección . En el cronograma de la figura 1 podemos ver el funcionamiento de estas memorias . El primer acceso es penalizado por la necesidad de circuitería añadida .

La longitud del acceso, número de palabras leídas o escritas en un ciclo burst, viene limitado por el tamaño del contador interno de la memoria . El orden en que se accede a las posiciones de memoria puede ser desordenado o lineal, como se muestra en las tablas de la figura 2 . El primer tipo de acceso corresponde al esquema utilizado por los procesadores de Intel, y el segundo a los procesadores de Motorola, ambos con longitud de acceso de 4 palabras .

SRAM Pipeline: Gracias a las dos técnicas anteriores, se consigue que el rellenado de una fila de caché o el acceso a posiciones consecutivas, se realice de forma más rápida . Para mantener esta velocidad cuando se cambia de secuencia, las memorias pipeline incluyen buffers para almacenar la dirección a la que se está accediendo y el dato proporcionado por la memoria . De esta forma, se puede enviar la nueva dirección antes de terminar la lectura, consiguiendo un solapamiento, al no tener que esperar el microprocesador la terminación de un acceso para proporcionar la nueva dirección, tal como se observa en la figura 3 .

Memoria principal

Si en los dos niveles de memoria anteriores se veía que cada fabricante realizaba su propio diseño, diferente de los demás, en la memoria principal, las diferencias en cuanto a tamaño, esquema de conexión y características son mayores todavía . En lo único que coinciden la gran mayoría es en el tipo de memoria utilizada, la DRAM ( Dynamic RAM ) o dinámica . Esta memoria está construida mediante condensadores, con un tiempo de repuesta para leer o cambiar su valor bastante alto, y con necesidad de refrescar su contenido periódicamente . Esto significa que el tiempo de acceso sea muy lento, comparado con las SRAM ( Static RAM ) o memorias estáticas empleadas en la memoria caché ?actualmente una DRAM se encuentra alrededor de los 60 ns ( nanosegundos ) ? . Sin embargo, su bajísimo coste las hace indispensables para diseñar los sistemas de memoria principal de los ortdenadores actuales, donde la unidad de medida es el MegaByte, habitualmente con varias decenas de MegaBytes de memoria . Su coste hace poco viable su uso para estos tamaños . Es por ello por lo que aparecen variaciones sobre las DRAM que consiguen mejorar su productividad y los tiempos de acceso en ráfagas .

DRAM convencional: Memoria de acceso aleatoria dinámica . Está estructurada como una matriz, de forma que el controlador de memoria, al recibir una dirección, debe descomponerla en fila y columna . Cada acceso ella requiere que el controlador obtenga la descomposición en fila y columna, direccione la memoria y valide estas direcciones, esperando que la matriz de celdas proporcione el dato . Una vez finalizado el acceso, el controlador invalida la fila y columna y se prepara para el siguiente acceso . La figura 4 presenta el diseño de bloques genérico de una memoria DRAM .

En estas memorias aparecen también los tiempos de acceso y de ciclo, y también, tradicionalmente, se le ha dado mayor importancia al tiempo de acceso . Pero

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